摘要：
为满足神经网络中多种位宽数据计算的动态需求,从而提升硬件资源的能效,提出一种位串行乘法器设计—以1 bit的计算逻辑为核心,将多位数据的并行乘操作转化为每个周期进行1位数据乘操作的串行计算方式.为进一步提升硬件资源的利用率,在此基础上提出多通道位串行乘法器阵列同时进行多个数据的并行计算.实验结果显示,在最大支持位宽为8 bit的条件下,单通道位串行乘法器的LUT资源使用量是并行乘法器的41%,LUT资源有效利用率是并行乘法器的1.32倍;当通道数为8时,多通道位串行乘法器阵列的LUT资源使用量是多通道并行乘法器阵列的29%.该结构实现了硬件资源和性能之间的平衡——提高硬件资源的利用率从而
提升计算效能.
杨 军, 李 倍, 陈新伟, 等.
一种应用于嵌入式FPGA卷积神经网络加速器的串行乘法器设计
[J]. 南开大学学报（自然科学版）, 2023,(1): 8-.
